SPHBM4标准获JEDEC批准：引脚数大幅减少，降低先进封装依赖
JEDEC正式批准了SPHBM4标准，旨在为AI加速器和高性能计算提供高带宽内存，同时减少对昂贵先进封装的依赖。新标准通过降低引脚数量和提升每引脚速率，有效降低了芯片制造难度和成本。
SPHBM4标准概述
国际半导体标准组织JEDEC近日宣布，新一代高带宽内存标准SPHBM4（JESD330-4）正式获得批准。该标准旨在为AI加速器和高性能计算等应用场景提供接近HBM4级别的带宽，同时显著降低对昂贵先进封装的依赖。
现有HBM方案的痛点
现有的HBM设计方案高度依赖中介层、先进基板和复杂封装工艺，这直接推高了GPU、AI加速器和HPC芯片的制造难度与成本，同时也限制了产能扩张。
SPHBM4标准设计
为解决上述痛点，SPHBM4被设计为采用标准封装与标准基板。在具体规格上，现有的HBM4拥有约2000个引脚，每引脚速率约11 Gbps，总带宽达2.8TBps；而SPHBM4将信号引脚数量减少至约400个（仅为HBM4的1/5），并通过提高每引脚速率300%（达到约44 Gbps）来弥补引脚减少带来的带宽缺口。
降低成本与提升产能
这一方案在尽量保留高带宽性能的前提下，有效缓解了芯片制造的产能瓶颈与成本压力，为相关芯片制造商带来了新的机遇。